안녕하세요 교수님 UROP 수강생 양태준입니다. 오늘 강의 잘들었습니다.

질문이 두가지 있는데요 

1. High-k를 사용하는 단점으로 interface quaility가 안좋아지는점, 유전체의 기생저항이 생겨 누설전류 통로가 생기는 Dielectric loss정도로 알고 있는데요

첫번째 질문은 Blocking Oxide에만 high-k를 사용하는 이유가 interface quaility 문제 때문인가요?

Flash memories의 기본 철학은

tunnel oxide를 통해서만 전자와 홀이 터널링하여 program/erase가 되고

program/erase 동작 시, blocking oxide를 통한 터널링은 가능한 한 억제하며,

전원을 껐을 때, retention mode에서는 blocking oxide는 물론 tunnel oxide를 통한 전하 누설도 막는 것입니다.

지적한 대로 high-k dielectric은 Si과의 계면에 trap이 많이 생깁니다. Si와 SiO2만큼 깨끗한 계면을 얻을 수 없습니다.

High-k를 tunnel oxide에 쓰면, Si의 밴드를 휘는데는 좋지만, 이 interface trap을 통해 trap-assisted tunneling이 일어날 수 있어서 retention이 나빠집니다.

또한 interface trap에 전자나 홀이 캡쳐되면 charge로 작용하므로, high-k 자체의 고유의 장점인 Si 밴드를 많위 휘게 만드는 능력도 차감됩니다.

한편, blocking oxide의 경우에는, 예컨대 SONOS에서 이미 nitride에 많은 trap이 존재하므로 interface trap의 효과는 상대적으로 미미하고, oxide를 두껍게 쓸 수 있기 때문에 retention 문제도 해결됩니다.   

또한 Blocking Oxide를 high-k 로 사용하므로써, Dielectric loss는 어떻게 방지하나요?

 좋은 지적인데, 그래서 이 누설전류를 막기 위해, blocking oxide 자체도 ONO 삼중 막을 쓰기도 합니다.

오히려 discrete trap이 많은 nitride를 이용하여, 누설전류 통과를 막아버리는 것이죠.

2. Tunneling 자체는 어떠한 확률로 이루어진다고 생각하고 있는데, 큰 전압을 가해주어서 program을 하더라도 Tunneling은 확률로 이루어져서, 전자가 FG에 trap이 안되는 경우도 있나요?

그러한 경우가 있다면 어떠한 방법으로 Tunneling 을 진행하나요?

실제로는 ISPP라는 방식을 씁니다.

즉 gate에 programming 전압 pulse를 시간에 따라 반복적으로 인가하되, 그 전압의 크기를 점진적으로 키우면서, 계속 읽어봅니다. 원하는 VT 만큼 포르그램이 되었다고 읽히면 그때 멈추는 것이죠. 

또한 전자가 FG에 충분히 존재하지 않아서 '0', '1'이 아닌 상태 즉 High-Z 상태는 존재하지 않나요?

ISPP를 쓰므로, high-Z 상태는 없습니다.

0, 1, power-off 즉 retention 세가지 상태만 있습니다.

Retention이 나빠서 샐의 state가 원치않게 뒤집어지면 이면 fail이자 error죠.

이걸 high-Z라 부르지는 않습니다.

또 다른 error는 어떤 셀을 선택적으로 programming 할 때, 주변 셀들이 원치 않게 program 되는 경우입니다. 이를 cross-talk이라고 하는데, 나중에 기회가 있으면 다룰 것입니다.